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文/观网硬科技 吕栋 “要超越业界所称的7纳米节点进行微缩，需要极紫外（EUV）光刻技术，而华为无法获取该技术，必须另寻出路。” 9月4日，华为半导体负责人何庭波在中科院科技论文预发布平台ChinaXiv上更新了论文《Huawei's τ Chip Was Supposed to Melt？》。 这篇论文既是对今年5月华为发布的“韬定律”的延续解读，也是对外界一项固有疑问的正面回应：3D堆叠芯片单位面积晶体管激增，理应更热、更费电，华为的芯片是如何平衡性能和功耗的？ 何庭波的核心观点，在于将芯片能耗的焦点从“计算”转向“移动”。她用一个形象的比喻来说明：人的工作日耗能，不只来自伏案工作的几小时，通勤同样消耗大量能量。 芯片亦然，晶体管开关完成计算固然耗能，但数据在模块、电路之间的长距离传输，同样吞噬着动态功耗。在典型智能机负载下，动态功耗占总功耗约九成，而随着制程微缩，互连电容带来的传输能耗愈发沉重。 换言之，真正昂贵的未必是晶体管“思考”，而是数据在芯片内部的“通勤”。 τ定律与LogicFolding（逻辑折叠）技术的破局点，正在于此。它并非简单将芯片堆叠成多层，而是重构电路的空间关系——把原本平面布局中横跨较长的关键连线，通过折叠设计转化为更短的垂直连接。 《Huawei's τ Chip Was Supposed to Melt?》 据论文披露，在部分典型核心中，连线长度可缩短约20%，关键路径最多缩短70%；一个处理模块的时钟布线缩短28%，缓冲器数量从4.36万个降至1.9万个。 折叠的本质，是让晶体管“住得更近”，让数据少跑远路。 这种“时间维度革新”带来的收益，直接体现在量产芯片上。 何庭波给出麒麟2026的数据：晶体管密度从每平方毫米1.55亿个提升至2.38亿个，提升55%。在相同性能下，NPU功耗下降66%，GPU下降58%，CPU性能核心下降41%。其中NPU尤为突出：29TOPS算力不变，频率降63%，电压从0.85V降至0.55V，功耗密度下降73%。 这些数字证明，折叠并不必然导致发热失控，若总功耗下降，整体热负荷反而减轻，再辅以热感知布局将高热模块错位放置，芯片完全可能“更冷”。 但何庭波并未渲染“折叠即万能”。 她明确指出，τ是时间缩放定律，而非能量缩放定律。若设计者将节省的时间全部用于提升频率，芯片反而可能更耗电。 DSP第一代折叠便因面积缩小40%导致功耗密度上升24%，直到麒麟2027才改善。CPU因任务串行性强，难以靠并行阵列获益，收益远逊于NPU和GPU。 这恰恰说明，τ定律的真正价值，是给设计者提供重新分配性能、面积和功耗的“余地”，而非一条自动节能的捷径。 更大的挑战仍在眼前：混合键合间距、晶圆翘曲、对准精度、EDA工具适配等工程难题，需要未来三到五年持续攻关。散热虽因总功耗下降而缓解，但下层热量传导问题并未消失。 华为此刻要证明的，不是“芯片可以折起来”，而是这条路径能否像摩尔定律那样，一代代复制进步。 何庭波在文末引用了西西弗斯的神话。每一代芯片都是一次推石上山，折叠赢得时间余量，再将其投入功耗或性能，然后下一代重启循环。 但与神话不同的是，这座山有方向：每个循环留下的，都是一颗计算更多、耗能更少的芯片。这或许才是τ定律最值得关注的野心：在传统制程缩放逼近极限之时，它试图为半导体演进开辟另一条增长曲线。 而那颗“本该烧毁”的τ芯片，至少已经给出了一个反直觉却扎实的答案，更立体、更复杂的芯片，未必更耗电，反而可能跑得更冷静。 以下是何庭波论文原文，观察者网编译，未经作者确认 标题：华为的τ芯片本应熔化吗？ 作者：何庭波 摘要 热量，是τ缩放定律——华为折叠硅片所依据的时间缩放原理，以其旨在缩小的延迟τ（“韬”）命名——所面临的最尖锐的担忧。我们对麒麟芯片的实测结果将这一质疑彻底翻转。原因在于每个通勤者都知晓的道理：在芯片上，如同在一个工作日中，消耗大部分能量的是传输（通勤），而非工位上的工作（运算）。 索引词 逻辑折叠，τ缩放定律，3D集成，混合键合，低功耗设计，系统-技术协同优化。 问一百位芯片工程师，未来行业最重要的技术是什么，许多人会回答：3D集成——将芯片层层堆叠，以增加可专用于系统的硅面积。问任何一位资深芯片工程师，什么会扼杀3D集成，你几乎总会听到同一个词：热量。 这种推理感觉像是自然法则。将有源晶体管堆叠在有源晶体管之上，在每平方毫米内塞入更多，将整个器件密封在紧凑的移动设备内，其结果似乎不可避免。功率转化为热量。热量被困在有限空间内，导致温度升高。温度一旦超过极限，就会降低时钟频率，损害可靠性，并最终“烧毁”芯片。按照这种逻辑，折叠得越密集，发热就越厉害——折叠得越用力，“撞墙”的速度就越快。 华为无法坐等这场争论自行平息。由于无法获得竞争对手持续缩小晶体管的工

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